엔비디아 차세대 AI 칩의 패키징(여러 반도체 칩을 하나로 묶어 조립하는 공정) 계획이 실제 기술적 난관에 부딪혔다는 이야기가 JPM모간 주최 반도체 세미나에서 나온 전문가 발언을 통해 전해졌다. 반도체 노광 공정에서는 한 번의 노광(리티클)으로 새길 수 있는 면적이 정해져 있어서, 더 큰 AI 칩 패키지를 만들려면 이 리티클 크기의 영역을 여러 개 이어 붙여야 하는데, 이를 '리티클 크기의 N배' 패키지라고 부른다. 엔비디아의 차세대 칩인 '루빈 울트라'는 리티클 크기의 약 5.5배에 달하는 패키지를 쓰는데, 이미 구현 테스트에서 문제가 발생하고 있고 평가도 순조롭지 않다고 한다. 더 큰 걱정은 그다음이다. 향후 엔비디아 칩에 필요할 것으로 보이는 리티클 크기의 9.5배까지 패키징 기술을 밀어붙이는 건 '극히 어려울' 것으로 예상되며, 이 9.5배 방식은 이미 초기 테스트에서 납땜(솔더링) 관련 결함이 나타난 상태다. TSMC의 첨단 패키징 기술인 CoWoS-L이 9.5배 리티클 패키지까지 확장하지 못한다면, 엔비디아가 2029년 무렵으로 예상되는 차차세대 아키텍처 '파인만'을 계획대로 만들어내는 데 실질적인 제약이 될 수 있다. 인텔은 대안으로 'EMIB-T'라는 패키징 구조를 내세우고 있는데, 하나의 거대한 인터포저 대신 실리콘 브리지에 낸 관통 전극(비아)을 통해 전력과 신호를 전달하는 방식으로, 리티클 크기의 최대 12배까지 지원할 수 있다고 주장한다. 이는 TSMC의 현재 방식보다 여유가 커서, TSMC가 한계에 부딪힐 경우 인텔이 대체 패키징 공급처가 될 가능성을 열어둔다.
Why it matters · 엔비디아의 향후 몇 년치 AI 칩 로드맵 전체가 여러 개의 실리콘 다이를 하나의 거대한 칩으로 묶어내는 패키징 기술에 달려 있어서, TSMC의 패키징이 충분히 확장되지 못하면 이는 소프트웨어로 고칠 수 있는 문제가 아니라 엔비디아 미래 칩의 물리적 한계가 되며, 동시에 경쟁 기술을 가진 인텔에게 대체 공급자로 올라설 실질적인 기회를 준다.
Nvidia's plan for packaging its next generation of AI chips is running into real technical trouble, according to expert commentary shared from a JPMorgan hosted semiconductor seminar. Chipmakers can only pattern a fixed maximum area in a single lithography exposure, called a reticle, so bigger AI chip packages are built by stitching several reticle sized fields together, described as an N times reticle size package. Nvidia's upcoming Rubin Ultra chip uses a package roughly 5.5 times that reticle size, and testing on it is already running into implementation problems, with evaluations described as not going well. The bigger worry is what comes after: pushing the packaging technique to 9.5 times reticle size, which a future Nvidia chip would likely need, is expected to be extremely difficult, and a soldering related defect has already shown up in early testing for that larger format. If TSMC's advanced packaging platform, CoWoS-L, cannot be scaled up to handle a 9.5 times reticle package, it could put real limits on Nvidia's ability to build its next-next-generation architecture, code-named Feynman and expected around 2029. Intel is positioning an alternative structure called EMIB-T, which routes power and signals through vias built into a silicon bridge rather than one giant interposer, and claims it can support packages up to 12 times reticle size, more headroom than TSMC's current approach offers, potentially making Intel a fallback packaging supplier if TSMC hits a wall.
Why it matters · Nvidia's entire multi-year roadmap for bigger, faster AI chips depends on packaging technology that stitches multiple silicon dies into one giant chip, so if TSMC's packaging can't scale far enough, it becomes a hard ceiling on Nvidia's future chips, not a software problem you can patch, and it hands Intel's competing packaging tech a real opening to become the alternative supplier.
エヌビディア次世代AIチップのパッケージング(複数の半導体チップを一つにまとめて組み立てる工程)計画が、実際の技術的な難関にぶつかっているという話が、JPモルガン主催の半導体セミナーでの専門家発言として伝えられた。半導体の露光工程では、一度の露光(リティクル)で描画できる面積が決まっているため、より大きなAIチップパッケージを作るには、このリティクルサイズの領域を複数つなぎ合わせる必要があり、これを「リティクルサイズのN倍」パッケージと呼ぶ。エヌビディアの次世代チップ「ルービン・ウルトラ」はリティクルサイズの約5.5倍にあたるパッケージを採用しているが、すでに実装テストで問題が発生しており、評価も順調に進んでいないという。より大きな懸念はその先だ。今後のエヌビディアのチップに必要とみられる、リティクルサイズの9.5倍までパッケージング技術を押し上げることは「極めて困難」と見込まれており、この9.5倍方式ではすでに初期テストではんだ付け関連の不具合が確認されているという。TSMCの先端パッケージング技術「CoWoS-L」が9.5倍のリティクルパッケージまで拡張できなければ、エヌビディアが2029年ごろを見込む次々世代アーキテクチャ「ファインマン」を計画通り実現する上で、実質的な制約になりかねない。インテルは代替として「EMIB-T」というパッケージング構造を打ち出しており、一つの巨大なインターポーザーの代わりに、シリコンブリッジに設けた貫通電極(ビア)を通じて電力と信号を伝える方式で、リティクルサイズの最大12倍まで対応できると主張する。これはTSMCの現行方式より余裕があり、TSMCが壁にぶつかった場合にインテルが代替のパッケージング供給元になる可能性を開く。
Why it matters · エヌビディアの今後数年にわたるAIチップ計画全体が、複数のシリコンダイを一つの巨大なチップにまとめるパッケージング技術にかかっており、TSMCのパッケージングが十分に拡張できなければ、それはソフトウェアで直せる問題ではなくエヌビディアの将来チップの物理的な上限となる。同時に、競合技術を持つインテルには代替供給者として台頭する実質的な機会を与える。